Pannon Egyetem, Műszaki Informatikai Kar
Villamosmérnöki és Információs Rendszerek Tanszék

2020/21 őszi félév
Tárgykód: VEMIVIB544T
Előadás:    péntek ~  8:15 -    9:45
(I/317 gépterem)
Gyakorlat: péntek 10:00 - 11:30
Előadás-/Labor-vezető: Dr. Vörösházi Zsolt ( Ez az e-mail-cím a szpemrobotok elleni védelem alatt áll. Megtekintéséhez engedélyeznie kell a JavaScript használatát. )

Tantárgy tematika/feltételek:
Ajánlott segédanyag: Fodor Attila, Dr. Vörösházi Zsolt: Beágyazott rendszerek és programozható logikai eszközök, TÁMOP 4.1.2 (PE MIK, Villamosmérnöki és Információs Rendszerek Tanszék) Tankönyvtár Egyetemi jegyzet - Typotex kiadó 2011.
Összesített eredmények (frissítve 2020. -):
**Figyelem: Távoktatással kapcsolatos információk
(frissítve 2020. 11. 12.)
Belépés a Moodle rendszerbe (Konzultációk - labor gyakorlatok)

Heti tervezett beosztás:

hét dátum Előadás téma Letölthető gyakorlati anyag
Reg. szept. 11. - -
1. szept. 18. - Bevezetés, tantárgyi követelmények ismertetése - Programozható logikai eszközök (PLD) és FPGA-k bemutatása.
- FPGA-s fejlesztő rendszerek.
- Beágyazott processzorok (röviden).
(2020)
Digilent ZyBo Fejlesztőkártyákhoz (BSP,  XDC):
XDC (FPGA lábkiosztás - GIT master):
Zybo-Master.xdc
Base System Pack (BSP):
Vivado Board Files (2020.1)

Digilent Zybo hivatalos weboldal:
Zybo Zynq-7000 ARM/FPGA SoC Trainer Board


Xilinx Vivado + Zybo telepítési útmutató:

Vivado HW manager - bitstream próba .bit:

VHDL testbench generátor:
Online VHDL testbench generátor - Bertrand Gros
2. szept. 25. - Laboron használt FPGA-k: Xilinx Zynq APSoC (FPGA),
- Laboron használt fejlesztő platform: Digilent ZyBo kártya bemutatása
(2020)
 
3. okt. 2. - Tervezési módszerek. Tervezés folyamata.
- HLS: magas szintű szintézis.
- Programozási módok.
- Xilinx Vivado Design Suite használata röviden
(2020)
 
4. okt. 9. - Fejlesztő szoftverek (Xilinx Vivado) ismertetése:
(2020)
- Xilinx XSim integrált szimulátor használatának ismertetése
5. okt. 16. VHDL alapjai I.
- Nyelv elemei (típusok, signal-ok, változók)
(2020)
Kombinációs hálózatok tervezése.
6. okt. 23. okt. szünet -
7. okt. 30. okt. szünet -
8. nov. 6. VHDL alapjai II.
- Szekvenciális vs. konkurens szerkezetek.
- Process-ek.
(2020)
Kombinációs hálózatok tervezése.
9. nov. 13. Spec. VHDL szerkezetek.
- Generikusok és generáló struktúrák.
Package-ek, függvények.
(2020)
Kombinációs hálózatok tervezése.
- Programozható perifériák használata (pl. LED-ek, nyomógombok, kapcsolók, stb.).
10. nov. 20.

Szekvenciális hálózatok I. tárolók:
(pl. tárolók, regiszterek, számlálók, stb.)(2020)

Feladatok:
-counterN bináris számláló
-clk divider: órajel osztó
-counter4div bináris számláló órajel osztóval
 
11. nov. 27. Szekvenciális hálózatok II.
- Mealy, Moore FSM.(2020)
Feladatok: - Traffic-light Moore:
Traffic-light Moore (várakoztatással)
12. dec. 4.
7-szegmenses kijelzők. (Gyakorlat)(2020)

PWM. (Gyakorlat)(2020)
 
Feladatok:
7-segmenses kijelző

Gyári Digilent PWM leírás
Megoldása:
13.

 dec. 11.

ZH (elmélet)

ZH (Beadandó labor feladat):
 

14. dec. 18. Összeadó áramkör: N-bites hierarchikus(2020)
Komplex feladat. VGA vezérlő tervezése. (Gyakorlat)
icon TM_vga_test_640x480
V1 előre egyeztetett időpontban

PótZH (elm + gyak). Vizsgahéten, ismétlővizsga.

pótZH (Beadandó labor feladat):